Gap Filling

Gap filling( 사이 채우기)

기판 위에 형성된 금속라인 위 그리고 submicron-wide gap을 가지는 금속라인들 간에 층간절연막(inter-layer dielectric: ILD)을 형성하는 것은 중요하다. 집적도가 점점 증가함에 따라 다층 금속 배선 기술이 점점 발달. SiO2는 다층금속의 ILD 유전체로 사용되며 내재적인 문제는 첫 번째 금속층 위에 올라가는 ILD는 다음 금속층을 위해서 충분히 평탄화 되어야 한다. 점점 소자의 밀도가 높아감에 따라 다층금속 기술에서 주위의 금속간 간격이 submicorn ranger 가 되는 상황에서 ILD는 주위 금속간의 갭을 완전히 채워야 하는 문제가 있다.

ILD 증착 공정에 대한 선택은 결국 갭필링 능력(gap filling)과 평탄화(planarity)의 문제를 어떻게 극복할 수 있는가이고 ILD의 전기적 절연체로서의 막질(quality)이 고려되어한다.

1)spin-on glass(SOG)

SOG는 초기의 1μm 이상의 금속간 간격이 되는 2층 금속 기술에 사용되었고 SOG막은 충분히 평탄화되지 않는 평탄능력 부족과 갭필능력의 부족으로 1μm 이하 및 2층 이상의 금속 기술에 한계.

2) CVD

CVD ILD은 SOG막 보다 전기적 절연성이 우수하나 SOG보다 평탄도가 떨어짐. 그러나 에치백(etch-back)이나 CMP의 평탄화공정을 통해서 이를 극복.

CVD에는 열CVD(TCVD)와 PECVD가 있음. TCVD는 더 좁은 갭도 채울 수 있지만 막이 습기를 포함하고 다공성(porous)이서 질이 떨어짐. 반면 PECVD막은 갭필링 능력은 떨어지나 습기 제로의 고품질의 막을 증착. 따라서 두 공정을 조합하여 우수한 산화막으로 갭필을 하려고 한다. 그러나 금속간의 갭이 sub-micron 이하로 작아짐에 따라 TCVD나 PECVD로 충분히 갭을 채울수 없게됨.

CVD ILD 증착 후에 에칭단계를 추가하여 갭필 능력 향상. 에칭을 통해서 CVD ILD막의 갭의 상단부를 식각하여 갭을 넓히고 다시 여기에 CVD ILD 막을 증착하여 갭을 채움.

1) CF4 플라즈마 에칭은 화학반응이나 저압 아르곤 스퍼터링은 물리적 반응으로 갭의 상단을 넓히는 데는 스퍼터링이 보다 효과적임

PECVD에서 Si 소스는 SiH4와 TEOS가 있다. SiH4은 TEOS보다 건조한 산화막(수분이 적은)을 제공하나 갭필능력이 부족하고 TEOS는 작은 갭을 채우기에 충분한 크기와 모양을 가져 PECVD에 적합하다. 비록 SiH4가 TEOS보다 좋은 막질의 PECVD IDL을 제공하나 TEOS ILD의 막질도 충분하기 때문에 submicorn 갭필을 위해서는 TEOS가 보통 사용된다.

microelectronic circuit manufacturing at IBM

1960 초반에서 1990년대 중반에 걸쳐 CVD 증착에 관한 역사적인 히스토리가 담겨 있음.

DRAM의 64Kb-256Mb 집적도에 대응되게 필요하여 졌던 유전막과 증착 방법이 일목요연하게 정리되어 있음. 이 기술분야에 대해서 정리하는데 매우 유용한 자료이다.