BJT와 MOSFET 제조공정

3.4 BJT 구조와 제조공정 MOSFET의 아이디어는 1930년대에 나왔지만 반도체 표면을 깨끗하게 처 리하는 기술이 없었기 때문에 표면에서 동작하는 MOSFET을 제작할 수가 없었 다. 이러한 이유로 BJT가 MOSFET보다 세상에 먼저 나왔는데, 간단하게 BJT의 구조와 공정을 살펴보자. BJT는 소자의 동작에 아주 중요한 베이스가 기판 내부에 있기 때문에 그림 3.3, 3.4과 같이 구조와 공정이 복잡하다. 먼저 P형 실리콘 기판 위에 산화막을 형성하고(그림 3.3(a)), 1번 buried-layer 마스크를 사용하여 buried layer 혹은 subcollector를 정의한다. 산화막은 선택적 확산을 위한 장벽(barrier)으로 사용되는 아주 중요한 물질로서 마스크 작업 전에 꼭 길러 져야 한다. 이 buried layer는 BJT의 동작 속도에 영향을 미치는 콜렉터 저항 을 줄이기 위해서 사용된다. 다음으로 에피택시 공정을 이용하여 실리콘 웨이 퍼 위에 N형 단결정을 성장시킨다(그림 3.3(b)). 에피택시 공정은 원래의 실 리콘 웨이퍼와 동일한 좋은 품질의 실리콘 층을 만들어 준다. 이 과정 동안 그림 3.2 (b)에서 보는 바와 같이 N+ buried layer의 불순물이 에피층으로 올 라오게 된다. 애피택시 공정 이후 다음 공정을 위한 산화막이 다시 길러진다. 2번 격리(isolation) 마스크를 사용하여 깊은 P-확산을 위한 윈도우를 열고, P 영역을 정의한다(그림 3.3(c)). 이 깊은 P-영역은 소자와 소자 사이의 전기 적인 격리를 위하여 사용된다. 즉, P 영역과 N 콜렉터 사이에 역방향의 전압 을 인가하여 전류가 흐르지 않는 전기적인 격리를 해준다. 한 번 더 산화막을 기르고, 3번 베이스 마스크를 이용하여 P형 베이스 영역을 선택적으로 확산한 다(그림 3.3(d)). 그 후 산화막을 다시 기르고, 4번 에미터 마스크를 이용하 여 N+ 에미터의 선택적 확산을 위한 윈도우를 열고, N+ 에미터를 만든다(그림 3.3(e)). 이 때 동시에 N+ 콜렉터 컨택으로 사용될 부분도 만들어진다. 이 N+ 콜렉터 영역은 다음의 금속 배선 공정을 하더라도 좋은 오믹 컨택을 제공해준 다. 마지막으로 마스크 5번, 6번, 7번을 이용하여 컨택 윈도우, 금속 배선, passivation에서 본딩 패드를 열어주기 위한 작업을 해준다(그림 3.3(f)). 

3.5 MOSFET 구조와 제조공정 MOSFET는 BJT에 비해서 비교적 구조와 공정이 간단하다. 1950년대에 구조적으로 복잡한 BJT는 제작할 수 있었지만(물론 물질과 구조는 앞의 설명 한 부분과 다름), MOSFET는 아이디어가 나왔지만 제작이 불가능하였던 이유는 표면처리 기술의 문제였다. 그 당시는 표면이 너무 지저분하여, 예를 들어, 표면 전하가 너무 많아서 게이트 전압으로는 채널의 제어가 불가능하였다. 그 러나 1960년대에 들어서서 표면을 깨끗하게 하는 공정 기술들이 발전하여 드 디어 MOSFET이 제작되고 IC가 출현하게 된 것이다. N 채널 MOSFET(NMOS)의 구조와 공정들이 그림 3.5, 3.6에 나와 있다. 먼저 공정상 필요한 실리콘 나이트라이드 막으로부터 실리콘 표면을 보호하기 위한 산화막을 P형 기판위에 기른다. 실리콘 나이트라이드는 LPCVD 장비를 이 용하여 증착할 수 있다(Fig 3-5(a)). 이 실리콘 나이트라이드 막은 필드 (field, 트랜지스터가 만들어지는 영역을 제외한 나머지 부분으로 트랜지스터 사이를 전기적으로 격리하기 위한 부분) 산화막을 기르는 다음 공정 단계에서 산화를 막기 위해서 사용된다. 1번 액티브(active, 트랜지스터가 만들어지는 영역) 영역 마스크를 사 용하여 트랜지스터 영역을 정의한다(Fig 3-5(b)). 웨이퍼 전체를 붕소로 이온 주입하면, 액티브 영역은 나이트라이드/산화막 때문에 붕소가 실리콘으로 주 입되지 못하고, 필드 부분만 들어가게 된다. 트랜지스터가 만들어지는 영역을 제외한 나머지 부분에 붕소를 주입하는 이유는 이 부분의 문턱전압을 올리기 위함이다. 왜냐하면 배선들이 이 부분을 통과할 때, 배선의 전압에 의해 기판 이 반전되어 기생 트랜지스터가 동작할 가능성이 있는데 이를 차단하기 위한 목적이다. 물론 이 필드 영역은 다음 공정에서 두꺼운 산화막을 성장시켜 문 턱전압을 더욱 올린다. 다음으로, 필드 부분에 두꺼운 산화막(예, 6000Å)을 기른다(Fig 3-5(c)). 이 때 나이트라이드/산화막 아래 실리콘은 산화되지 못한다. 이 두 꺼운 산화막은 소자와 소자 사이에 존재하여 트랜지스터를 전기적으로 격리 (isolation)하는 역할을 한다. 액티브 영역의 나이트라이드/산화막을 에칭한 다. MOSFET의 게이트 산화막으로 사용될 얇은 산화막을 성장한다. 이 산화막 의 질이 MOSFET의 특성을 좌우하기 때문에 가장 주의를 요하는 공정이다. 그 리고 MOSFET의 문턱전압을 조절하기 위하여 붕소를 이온 주입한다. 이 때도 필드 산화막은 이온 주입에 대한 장벽역할을 한다. MOSFET 게이트로 사용될 폴리실리콘을 CVD 공정으로 증착한다. 2번 게이트 마스크를 이용하여 폴리실리콘 게이트 영역을 정의한다 (Fig 3-5(d)). 게이트 영역을 제외하고는 폴리실리콘을 에칭한다. 다음으로 소스/드레인 영역을 인이나 비소로 이온 주입한다. 게이트 영역은 두꺼운 폴 리실리콘이 있기 때문에 불순물이 주입되지 않는다. 고온 어닐링을 통해 이온 주입된 불순물을 깊이 넣음과 동시에 이온 주입때 생긴 손상 등을 치료한다. 3번 컨택 마스크를 이용하여 소스, 드레인, 게이트 컨택 윈도우를 연 다(Fig 3-5(e)). 금속을 증착이나 스퍼터링을 통해 증착하고 4번 금속 마스크 를 이용하여 배선을 정의한다(Fig 3-5(f)). 다음으로 passivation 층을 증착 하고 5번 본딩 패드 마스크를 이용하여 본딩 패드 부분을 정의한다.